HBM4 베이스 다이 정리: 삼성이 4나노 로직 공정을 쓴 이유와 SK하이닉스가 TSMC와 손잡은 배경

핵심 메시지

• HBM 성능은 흔히 D램을 몇 장 쌓았는지로 이야기되지만, HBM4부터는 스택 맨 아래에 깔리는 베이스 다이가 실제 성능을 좌우하기 시작했다.
• 외부 인터페이스 폭이 2048비트로 두 배가 되면서 전압 강하와 동시 스위칭 노이즈, 클럭 스큐가 서로 얽혀 베이스 다이의 복잡도는 신호선 수만큼 단순히 두 배로 늘지 않는다.
• 삼성전자는 베이스 다이에 자사 파운드리의 4나노 로직 공정을 적용했고, SK하이닉스는 같은 자리에 TSMC의 로직 공정을 도입하는 길을 택했다.
• 시놉시스 같은 업체의 HBM PHY IP는 개발 시간을 줄여 주는 출발점일 뿐, 파운드리가 바뀌면 같은 규격이라도 물리 구현과 검증을 처음부터 다시 해야 한다.
• 커스텀 HBM과 HBF로 갈수록 베이스 다이는 로직 반도체에 가까워지지만, 승부는 공정 숫자가 아니라 전력과 열, 수율, 고객 인증에서 갈린다.

쉽게 이해하기

삼성전자가 HBM4를 공개하면서 눈에 띄는 선택을 했다. 위에 쌓는 D램 코어 다이는 1나노급 6세대 공정으로 만들면서, 맨 아래에 깔리는 베이스 다이에는 삼성 파운드리의 4나노 로직 공정을 적용한 것이다. 메모리 제품인데 왜 스마트폰 AP나 고성능 프로세서에 쓰이는 선단 로직 공정이 필요했을까. 영상은 성능표에는 잘 드러나지 않지만 HBM4부터 역할이 훨씬 복잡해진 이 베이스 다이를 파고든다.

HBM을 건물에 비유하면 데이터를 실제로 저장하는 코어 다이는 각 층이고, TSV는 층을 수직으로 관통하는 배선이다. 그런데 배선을 뚫어 놓는다고 신호가 알아서 오가지는 않는다. 신호를 밀어 보내는 드라이버와 받는 리시버, 여러 신호의 도착 시간을 맞추는 회로, 클록을 분배하는 회로, 전원을 켤 때 연결 상태를 점검하고 문제가 생긴 경로를 우회하는 기능까지 필요하다. 이 물리 계층(PHY)을 품고 위로는 TSV로 코어 다이와, 아래로는 마이크로범프와 인터포저를 거쳐 GPU와 이어 주는 접점이 바로 베이스 다이다.

HBM4에서는 이 회로가 감당할 규모가 크게 늘었다. 외부 인터페이스 폭이 2048비트로 두 배가 됐는데, 이는 길이 넓어졌다는 뜻만은 아니다. 출력 회로가 대규모로 동시에 켜지면 순간적으로 전원 전압이 떨어지고, 가까운 신호끼리 서로 영향을 주며, 클록을 칩 전 영역에 같은 시점으로 도달시키는 일도 더 어려워진다. 삼성은 HBM4에서 핀당 11.7Gbps를 안정적으로 확보했고 최대 13Gbps까지 구현할 수 있다고 밝혔는데, 2048비트와 결합하면 스택 하나가 초당 3TB를 넘게 주고받는 규모다. 이 속도는 D램 셀만 빨라져서 나오는 것이 아니라 코어 다이에서 TSV, 베이스 다이의 물리 인터페이스, 인터포저, GPU 쪽 PHY까지 전 구간이 함께 감당해야 하는 값이다.

복잡한 PHY를 메모리 회사가 매번 처음부터 그리지는 않는다. 시놉시스나 케이던스 같은 업체가 특정 파운드리 공정에서 실리콘에 바로 넣을 수 있도록 물리 배치까지 상당 부분 완성한 하드 IP 형태로 제공하기 때문이다. 다만 하드 IP라는 이름 때문에 완성품으로 오해하면 곤란하다. 파운드리가 달라지는 순간 트랜지스터 특성과 배선층, 동작 전압, 설계 규칙에 맞춰 다시 구현하고 검증해야 한다. 결국 IP는 출발점이고, 차이는 그 회로를 HBM 전체에 얼마나 잘 통합하느냐에서 생긴다. 삼성은 D램과 베이스 다이 파운드리, 적층과 패키징을 한 회사가 쥐고 있어 PHY에서 전력 문제가 생기면 D램 동작 조건과 TSV, 패키지 열 구조까지 함께 조정할 수 있다. SK하이닉스는 GPU와 AI 가속기를 생산하는 TSMC의 설계·패키징 흐름 안에서 베이스 다이를 검증할 수 있다는 쪽에 무게를 뒀다.

베이스 다이의 성격은 앞으로 한 번 더 바뀔 수 있다. 지금 표준 HBM에서 메모리 컨트롤러는 대체로 GPU나 가속기 쪽에 있고 베이스 다이는 물리 인터페이스와 전력, 테스트를 맡는다. 그러나 커스텀 HBM에서는 컨트롤러 일부와 주소 변환, 데이터 재배열, 압축, 보안 같은 기능이 베이스 다이로 내려올 수 있다. 그만큼 로직과 발열 부담이 커지는데, 문제는 베이스 다이 바로 위에 열에 민감한 D램이 여러 장 쌓여 있다는 점이다. 온도가 오르면 D램은 저장된 전하를 더 빨리 잃고 리프레시 부담이 커진다. 그래서 총 전력만큼이나 열이 어느 위치에서 발생하는지가 중요하고, 가장 미세한 공정보다 필요한 기능을 가장 낮은 전력 밀도로 구현하는 설계가 더 나은 선택일 수 있다. 같은 2048비트 폭에서 핀 속도를 최대 16Gbps까지 끌어올려 스택당 초당 4TB 수준을 노리는 HBM4E, 그리고 낸드를 쌓아 만드는 HBF가 이 문제를 곧 시험대에 올린다.

주요 인사이트

• 메모리 경쟁을 D램 미세 공정만으로 읽던 습관이 통하지 않게 됐다. HBM4부터는 베이스 다이를 어느 로직 파운드리에서 어떻게 구현하느냐가 함께 평가돼야 한다.
• PCIe나 이더넷이 적은 선에 데이터를 직렬로 실어 보내는 것과 달리 HBM은 GPU 바로 옆에서 수천 개의 선을 병렬로 쓴다. 그래서 SerDes보다 수많은 병렬 신호의 타이밍과 전력을 맞추는 PHY가 핵심이 된다.
• 같은 IP를 사도 결과가 갈린다는 지적은 반도체 경쟁이 부품 확보가 아니라 통합 능력의 문제임을 보여준다. 파운드리마다 물리 구현과 검증을 다시 해야 하기 때문이다.
• 베이스 다이 위에 열에 민감한 D램이 쌓여 있다는 구조적 제약 때문에, 로직 칩에서 통하던 '더 미세한 공정이 곧 우위'라는 공식이 HBM에서는 그대로 성립하지 않는다.
• HBF는 D램보다 느리고 편차가 큰 낸드 여러 개를 하나의 넓은 메모리처럼 보이게 만드는 일이라, 베이스 다이가 지연 시간과 편차를 얼마나 잘 숨기느냐가 제품의 성패를 좌우한다.

자주 묻는 질문

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